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Verilog HDL的基本语法1

Verilog HDL的基本语法1

作者: Lost_In_Stars | 来源:发表于2020-03-23 09:34 被阅读0次

每个Verilog程序包括四个主要部分:即端口定义、IO说明、内部信号声明以及功能定义。

assign是描绘组合逻辑的常用方法之一,而always既可以描绘组合逻辑,也可以描绘时序逻辑。

网型变量其值必须不停地被驱动,且不能被存储。

Case等式表达符在大部分综合器里不可综合,只能在编写激励文档时使用。

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